El rumoreado chip de IA Feynman de NVIDIA y la hoja de ruta de empaquetado CoPoS de TSMC muestran por qué la próxima carrera de infraestructura de IA podría ganarse mediante empaquetados avanzados, no solo con GPUs más rápidas.
El futuro chip de IA Feynman de NVIDIA sigue siendo una historia impulsada por analistas y reportes de la cadena de suministro, no un producto completamente anunciado. Pero la dirección es importante: los futuros aceleradores de IA se están volviendo tan grandes y complejos que los enfoques tradicionales de empaquetado avanzado pueden alcanzar límites económicos y físicos. Por eso la hoja de ruta CoPoS de TSMC está atrayendo atención.
Durante años, CoWoS ha sido una de las tecnologías clave de empaquetado detrás de chips de IA de alta gama. Permite que chiplets lógicos, memoria de alto ancho de banda y capas de interconexión trabajen juntos en un solo paquete. Pero los modelos de IA están creciendo, los requisitos de ancho de banda de memoria aumentan y los hiperescaladores quieren más computación por sistema. En algún momento, el tamaño del paquete, la densidad de interconexión, el diseño térmico y el costo se vuelven tan estratégicos como la arquitectura de la GPU misma.
CoPoS, o Chip-on-Panel-on-Substrate, es importante porque apunta hacia empaquetados basados en paneles más grandes que podrían soportar aceleradores de IA ultra grandes. Si NVIDIA Feynman se convierte en uno de los primeros grandes adoptantes, sería una señal de que la carrera de chips de IA está entrando en una nueva fase donde el empaquetado avanzado se convierte en una categoría tecnológica principal, no solo un detalle de fabricación posterior.
Por qué los chips de IA están superando el empaquetado tradicional
Los aceleradores modernos de IA ya no son simples procesadores de un solo dado. Combinan computación GPU, memoria HBM, chiplets, interposers, sustratos, suministro de energía, requisitos de enfriamiento y conexiones de alta velocidad. El objetivo es mover datos entre computación y memoria tan rápido y eficientemente como sea posible, porque el entrenamiento e inferencia de IA están limitados por el ancho de banda tanto como por la computación bruta.
A medida que crecen los tamaños de los modelos y las cargas de trabajo de inferencia, el paquete alrededor del chip se convierte en un cuello de botella de rendimiento. Más memoria, interconexiones más anchas y telas de computación más grandes requieren más área física. Por eso tecnologías de empaquetado como CoWoS, CoWoS-L, CoWoS-R y el futuro CoPoS son importantes para la infraestructura de IA.
Qué podría cambiar CoPoS para NVIDIA Feynman
La atracción reportada de CoPoS es la escala. El empaquetado basado en paneles podría permitir a TSMC construir paquetes de chips de IA más grandes que los enfoques convencionales a nivel de oblea pueden soportar económicamente. Eso podría ayudar a futuros aceleradores a integrar más dados de computación, pilas de memoria y componentes de soporte en un solo paquete de alto rendimiento.
Para NVIDIA, esto podría importar si Feynman apunta a un gran salto más allá de los tamaños actuales de paquetes de aceleradores de IA. Un paquete más grande podría soportar más capacidad HBM, mayor ancho de banda, diseños de chiplets más amplios y nuevas arquitecturas a nivel de sistema. El resultado práctico serían nodos de computación de IA más potentes para entrenamiento, inferencia, modelos de razonamiento y cargas de trabajo agenticas.
La cadena de suministro de CoPoS se está convirtiendo en un nuevo campo de batalla
El informe de TrendForce que TSMC está realizando una evaluación de equipos de doble vía es importante porque CoPoS no es solo una transición tecnológica. También es una transición en la cadena de suministro. El empaquetado a nivel de panel requiere equipos, materiales, control de procesos y coordinación de proveedores diferentes a los del empaquetado maduro a nivel de oblea.
Esto podría crear oportunidades para proveedores globales de equipos, proveedores locales taiwaneses, fabricantes de sustratos, proveedores de materiales relacionados con vidrio, proveedores de ABF, sistemas de inspección y especialistas en empaquetado avanzado. A medida que la demanda de chips de IA aumenta, las empresas que controlan la capacidad de empaquetado pueden volverse tan estratégicamente importantes como las que diseñan los procesadores.
Por qué esto importa para usuarios de herramientas y modelos de IA
A primera vista, CoPoS parece lejano de las herramientas diarias de IA. Pero cada asistente de IA, agente de codificación, modelo de video, agente de investigación, copiloto empresarial y flujo de trabajo local de IA depende de la cadena de suministro de hardware debajo. Si la capacidad de empaquetado está limitada, la computación de IA sigue siendo cara y limitada. Si el empaquetado mejora, sistemas de IA más grandes y eficientes se vuelven posibles.
Esto es especialmente importante para modelos de frontera y IA empresarial. Modelos de razonamiento más capaces, sistemas multimodales y agentes autónomos requieren más computación, más memoria y mejor eficiencia energética. Los avances en empaquetado pueden moldear indirectamente qué herramientas de IA se vuelven asequibles, rápidas y ampliamente disponibles.
El riesgo clave es el tiempo y la madurez de fabricación
CoPoS no debe considerarse aún como una ruta de actualización resuelta. El empaquetado a nivel de panel debe demostrar rendimiento, fiabilidad, desempeño térmico, estabilidad del sustrato, madurez del equipo y eficiencia de costos a escala. Una hoja de ruta prometedora no significa automáticamente que la producción en masa aumentará sin problemas.
Los usuarios de NexusAI deben observar tres señales: si TSMC confirma los plazos de producción, si NVIDIA revela oficialmente detalles del empaquetado Feynman, y si CoPoS demuestra mejor economía para paquetes de IA ultra grandes. Hasta entonces, la interpretación más segura es que CoPoS es una dirección de empaquetado estratégicamente importante con gran potencial, pero aún dependiente de la ejecución en fabricación.
