NVIDIA의 소문난 Feynman AI 칩과 TSMC의 CoPoS 패키징 로드맵은 차세대 AI 인프라 경쟁이 더 빠른 GPU뿐만 아니라 첨단 패키징을 통해 승부가 날 수 있음을 보여줍니다.
NVIDIA의 미래 Feynman AI 칩은 아직 완전히 발표된 제품이 아니라 애널리스트와 공급망 보고에 기반한 이야기입니다. 하지만 방향성은 중요합니다: 미래의 AI 가속기는 너무 크고 복잡해져서 기존의 첨단 패키징 방식이 경제적 및 물리적 한계에 부딪힐 수 있습니다. 그래서 TSMC의 CoPoS 로드맵이 주목받고 있습니다.
수년간 CoWoS는 고급 AI 칩 뒤에 있는 핵심 패키징 기술 중 하나였습니다. 이는 로직 칩렛, 고대역폭 메모리, 인터커넥트 층이 하나의 패키지에서 함께 작동할 수 있게 합니다. 하지만 AI 모델이 커지고 메모리 대역폭 요구가 증가하며 하이퍼스케일러들은 시스템당 더 많은 컴퓨팅을 원합니다. 어느 시점에서 패키지 크기, 인터커넥트 밀도, 열 설계 및 비용이 GPU 아키텍처만큼 전략적으로 중요해집니다.
CoPoS, 즉 Chip-on-Panel-on-Substrate는 초대형 AI 가속기를 지원할 수 있는 더 큰 패널 기반 패키징을 가리키기 때문에 중요합니다. 만약 NVIDIA Feynman이 주요 초기 채택자 중 하나가 된다면, 이는 AI 칩 경쟁이 첨단 패키징이 단순한 후단 제조 세부사항이 아닌 주요 기술 분야로 진입했음을 알리는 신호가 될 것입니다.
왜 AI 칩이 전통적 패키징을 넘어서고 있는가
현대 AI 가속기는 더 이상 단순한 단일 다이 프로세서가 아닙니다. GPU 컴퓨트, HBM 메모리, 칩렛, 인터포저, 기판, 전력 공급, 냉각 요구사항, 고속 인터커넥트를 결합합니다. 목표는 AI 학습과 추론이 원시 컴퓨트만큼 대역폭에 의해 제한되기 때문에 컴퓨트와 메모리 간 데이터를 최대한 빠르고 효율적으로 이동하는 것입니다.
모델 크기와 추론 작업량이 증가함에 따라 칩 주변의 패키지가 성능 병목이 됩니다. 더 많은 메모리, 더 넓은 인터커넥트, 더 큰 컴퓨트 구조는 더 많은 물리적 공간을 필요로 합니다. 이것이 CoWoS, CoWoS-L, CoWoS-R 및 미래 CoPoS와 같은 패키징 기술이 AI 인프라에 중요한 이유입니다.
CoPoS가 NVIDIA Feynman에 가져올 변화
보고된 CoPoS의 매력은 규모입니다. 패널 기반 패키징은 TSMC가 기존 웨이퍼 레벨 방식이 경제적으로 지원할 수 있는 것보다 더 큰 AI 칩 패키지를 만들 수 있게 할 수 있습니다. 이는 미래 가속기가 더 많은 컴퓨트 다이, 메모리 스택 및 지원 부품을 하나의 고성능 패키지에 통합하는 데 도움이 될 수 있습니다.
NVIDIA에게 이것은 Feynman이 오늘날 AI 가속기 패키지 크기보다 크게 도약하는 것을 목표로 한다면 중요할 수 있습니다. 더 큰 패키지는 더 많은 HBM 용량, 더 높은 대역폭, 더 넓은 칩렛 배열 및 새로운 시스템 수준 아키텍처를 지원할 수 있습니다. 실제 결과는 학습, 추론, 추론 모델 및 에이전트 작업을 위한 더 강력한 AI 컴퓨트 노드가 될 것입니다.
